触发器电路概述触发器有多种类型，但这里主要讨论d触发器。 d触发器是CMOS数字集成电路单元中时序逻辑电路的重要组成部分之一，学习d触发器具有非常重要的意义，有助于理解数字集成电路的单元。

d触发器是时钟控制触发器，通常，时钟控制触发器可分为三类：

在第一类型的时钟控制触发器中，时钟信号的脉冲宽度必须小于触发器的传输延迟，即，时钟信号必须先高，接着在触发器的输出状态变化之前低。

第二类型的时钟控制触发器的特征是当时钟信号处于高电平时改变触发器的输出状态，通常将这种触发器称为电平敏感(锁存器Latch )。

第三种触发器的特征是边缘触发，随着时钟信号的上升沿/下降沿，触发器改变输出状态(寄存器寄存器)。

“d触发器”(data flip-flop )也称为“保持-块边d触发器”，由6个NAND门组成，其电路图及其逻辑符号如下图所示。 其中G1和G2构成基本RS触发器，G3和G4构成时钟控制电路，G5和G6构成数据输入电路。 由于它们分别是复位端子和置位端子，因此在分析d触发器的工作原理时被视为高电平，以不影响电路的工作。

“d触发器”(data flip-flop )也称为“保持-块边d触发器”，由6个NAND门组成，其电路图及其逻辑符号如下图所示。 其中G1和G2构成基本RS触发器，G3和G4构成时钟控制电路，G5和G6构成数据输入电路。 由于它们分别是复位端子和置位端子，因此在分析d触发器的工作原理时被视为高电平，以不影响电路的工作。

d触发器的工作原理边缘d触发器：

负边缘触发器的主从触发器动作时，需要在正边缘之前输入输入信号。 如果在CP高电平期间在输入端子上产生噪声信号，则可能会导致触发器的状态错误。 通过边缘触发，可以在CP触发边缘到来之前的瞬间输入输入信号。 这样可以大大缩短输入端受到干扰的时间，降低受到干扰的可能性。 边d触发器也称为保持-块边d触发器。

电路配置：该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理：

SD和RD与基本RS触发器的输入端子连接，分别为预置和清除端子，低电平有效。 在SD=0且RD=1情况下，无论输入端d处于何种状态，都将Q=1、Q=0、即触发器置位为1； 如果SD=1且RD=0，则触发状态为0，SD和RD通常也称为直接设置1和0端子。 假设这些都进入高电平，不影响电路的动作。 工作步骤如下。

1.CP=0时，与非门G3和G4被屏蔽，其输出Q3=Q4=1，触发器的状态不变。 同时，从Q3到Q5和从Q4到Q6的反馈信号打开两个栅极，使得能够接收输入信号d、Q5=D和Q6=Q5=D。

2.CP从0变为1时触发反转。 此时，G3和G4导通，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。 Q3=Q5=D，Q4=Q6=D。 从基本RS触发器的逻辑功能可以看出，Q=D。

3 .触发反转之后，以CP=1阻止输入信号。 这导致G3和G4接通后，其输出Q3和Q4的状态互补，即它们的输出Q3和Q4的状态必须是0，Q3为0时，经由G3输出到G5输入的反馈线阻塞G5，即，从d到基本RS触发线该反馈线起到将触发器保持在0状态和阻止触发器变为1状态的作用，因此将该反馈线称为集0保持线，称为集1块线。 如果Q4为0，则G3和G6将被阻止，并且从d端到基本RS触发器的路径也将被阻止。 从Q4输出端到G6反馈线起到将触发器维持在第一状态的作用，称为置位1维持线； 输出到Q4G3输入的反馈线起到阻止触发器集0的作用，称为集0阻塞线。 因此，该触发器经常被称为维持-阻止触发器。 总之，该触发在CP正转边缘前接收输入信号，正转边缘时触发反转，正转边缘后阻止输入，3步均在正转边缘后完成，因此称为边缘触发。 与主从机相比，该过程的边缘触发具有更强的抗干扰能力和更高的工作速度。

脉冲特性：

1 .设置时间：从图7.8.4中保持阻塞触发的电路可以看出，CP信号被施加到栅极G3和G4，因此在CP的上升沿到达之前，栅极G5和G6的输出端的状态必须稳定建立。 输入信号到达d端子后，1级门电路的传输延迟时间G5的输出状态成立，但G6的输出状态必须经过2级门电路的传输延迟时间才能成立，所以d端子的输入信号必须在CP的上升沿之前到达，且成立时间为tset (秒)。

2 .保持时间：从图7.8.4可以看出，为了实现边缘触发，需要保证CP=1期间栅极G6的输出状态不变，不受d端状态变化的影响。 因此，当D=0时，允许在CP的上升到达之后栅极G4的输出的低电平返回到栅极G6的输入端之后d端的低电平发生改变。 因此，输入低电平信号的保持时间为tHLtpd。 在D=1的情况下，在CP的上升边缘到达之后，G3的输出将阻塞G4，所以无需将输入信号保持不变，因此输入高电平信号的保持时间tHH=0。

3 .传输延迟时间：从图7.8.3可以容易地推测，根据CP上升沿计算，输出从高电平变化为低电平的传输延迟时间tPHL和从低电平变化为高电平的传输延迟时间tPLH分别为tPHL

4 .最高时钟频率： CP高电平的持续时间必须大于tPHL，以确保由栅极G1~G4构成的同步RS触发器反转，因此时钟信号高电平的宽度tWH必须大于tPHL。 而且，为了在下一个CP上升沿到达之前稳定地确立栅极G5、G6的新的输出电平，栅极G4的传送延迟时间与tset之和、即CP低电平的持续时间比时钟信号的低电平的宽度tWLtset tpd小