子模块到顶层模块——例化与调用

在Verilog程序中，不可能将所有的代码放在一个文件里面，不同功能的模块封装在一个文件里面，但最终我们要生成最终的系统电路，必须将这些子模块生成一个顶层模块，那么如何生成这样的顶层模块呢？给出一个 … Continue reading 子模块到顶层模块——例化与调用