IC前端设计(逻辑设计)和后端设计)物理设计)的区别：从设计是否与工艺有关来区分两者的设计程度来说，前端设计的结果是芯片的门电路级的网表电路。

设计中使用的EDA工具包括：

1、体系结构的设计与验证

根据要求，对整体设计划分模块。

Synopsys公司的CoCentric软件是基于系统c的模拟工具，可以用于模拟体系结构模型。

2、HDL设计输入

设计输入方法有HDL语言(Verilog或VHDL )输入、电路图输入、状态迁移图输入。

使用的工具是活动硬盘，RTL分析检测工具是同步指示灯。

3、前模拟工具(功能模拟)。

首先验证设计是否符合规格要求。

使用的工具是同步的VCS、Mentor的模型、Cadence的Verilog-XL、Cadence的NC-Verilog。

4、逻辑综合

将HDL语言转换为门级网络列表Netlist。 需要综合设定限制条件。 那是希望整合的电路通过面积、时机等目标参数达成的基准。逻辑需要指定基础库，使用不同的整合库时，时机和面积有所不同。 合并逻辑之前的模拟是前模拟，之后的模拟是后模拟。

使用的工具有Synopsys的设计编码器、Cadence的PKS、Synplicity的Synplify等。

5、静态时间序列分析工具(STA ) )。

检查时序上是否有违反电路的设置时间(设置时间)和保持时间) ) Violation )。

使用的工具是Synopsys的主时间。

6、形式验证工具

在功能上，验证统一的网络列表。 常用的是等效性检验(Equivalence Check )方法，参考功能验证后的HDL设计，与整合后的网表功能进行比较，比较他们在功能上是否具有等效性。 这是为了保证在逻辑整合的过程中，用原来的HDL记述的电路功能没有发生变更。

使用的工具是Synopsys格式

后端的相应流程如下

1、数据准备

对CDN的Silicon Ensemble来说，后端设计所需的数据主要是Foundry工厂提供的标准单元、宏单元和I/O Pad的库文件，包括物理库、时序库、网络列表库的前端芯片设计集成生成的入门级网表。 具有计时约束和时钟定义的脚本文件、由此生成的约束文件以及定义电源Pad的设计交换格式(def )文件。 (对synopsys的Astro来说，通过整合生成的门级网络列表、时间序列约束文件SDC相同，是Pad的定义文件TDF， tf文件- -技术文件，Foundry工厂提供的标准单元)

二、布局规划

主要是标准单元、I/O Pad、宏单元的布局。 I/OPad预先被赋予了位置，但宏单元根据定时的要求进行配置，标准单元被赋予一定的区域由工具自动配置。 布局规划后，确定了芯片大小、酷睿面积、Row格式、电源和接地的环形和条形。 如果需要自动配置标准单元和宏单元，请尝试制作一次PNA (PNA )。

3、Placement -自动放置标准单元

布局规划后，确定宏单元、I/O Pad的位置和放置标准单元的区域，这些信息se(siliconensemble )通过DEF文件传递给PC )物理编码器。 PC从综合给出的. DB文件中获取网络列表和时间序列限制信息，自动放置标准单元，如果使用同时进行时间序列检查和单元的PC Astro，则通过write_milkway，read_milkway传递数据

4、时钟树生成(cts时钟树系统) )。

由于芯片内的时钟网络驱动电路内的所有定时单元，所以时钟源侧的栅极单元搭载有很多负载，其负载延迟大且不平衡，因此需要插入缓冲器来减小负载和平衡延迟时钟网络和其上的缓冲器构成了时钟树。 通常，可以重复几次来制作理想的时钟树——时钟树。

5、STA静态时间序列分析与后仿真

时钟树插入后，各单元的位置确定，工具就可以提交了

Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。

SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。

对Astro 而言,在detail routing 之后,用starRC XT 参数提取,生成的SPEF文件传递给PrimeTime做静态时序分析,那将会更准确。

6、ECO(Engineering Change Order)

针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动。

7、Filler的插入(padfliier, cell filler)

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。

8、布线(Routing)

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。

9、Dummy Metal的增加

Foundry厂都有对金属密度的规定,使其金属密度不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal是为了增加金属的密度。

10、DRC和LVS

DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致。

DRC和LVS的检查–EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula进行的。Astro also include LVS/DRC check commands。

11、Tape out

在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造，也就是送去流片了。